芯片的隐形杀手

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来 源 ： 内容 编译自 semiengineering 。

噪声对通信专家来说一直都很重要，但它正迅速成为每位半导体设计人员都必须面对的问题。一些芯片已经受到影响。

噪声可以定义为任何偏离理想状态并可能影响预期功能的因素。对于半导体而言，这可能意味着无法在预期时间可靠地提取信号值，或者器件上的电压是否能够保持足够稳定以可靠地产生或检测信号。

在通信领域，噪声通常使用眼图进行分析。眼图以图形方式显示噪声是否侵入用于可靠信号提取的区域。噪声具有两个维度：幅度和相位。相位噪声是由于信号（尤其是时钟信号）的时序变化引起的。幅度噪声也会影响时序，导致时钟边沿发生相位偏移（抖动）。

噪声注入的来源多种多样。在器件层面，噪声最初来源于偏置温度不稳定性以及闪烁噪声，但日益令人担忧的噪声源在影响设计更大范围方面，其影响程度要大几个数量级。

“随着半导体技术尺寸缩小到7纳米以下，封装变得越来越复杂，电源噪声已成为一项重大挑战，”西门子EDA的3D-IC解决方案工程师Muhammad Hassan表示。“更低的电源电压、更高的电流密度和更密集的互连会增加堆叠芯片间的IR压降、电感噪声(L·di/dt)和电源分配网络(PDN)不连续性。如果管理不当，动态电压噪声可达到标称VDD的5%到10%。”

噪声控制已成为现代半导体设计中最关键、最持久的挑战之一。“随着电源电压逼近1伏，晶体管密度持续提高，曾经用于吸收电气波动的传统设计裕度几乎消失殆尽，”Ambiq公司品牌、市场营销和投资者关系副总裁Charlene Wan表示，“即使是曾经无关紧要的微小波动，现在也可能危及性能或可靠性。”

电源和信号完整性问题

在某些情况下，这些问题并非新问题，但其背景却发生了变化。“信号完整性问题在系统端已经存在了30多年，”Cadence公司定制IC和PCB事业部的产品管理总监John Park表示，“我们可以通过提取通道的非常精确的S参数，并对其进行建模。然而，如果您是芯片设计师，除非您从事模拟电路设计，否则整个概念可能对您来说是全新的。我们过去在芯片端所做的工作与我们过去在系统端所做的工作正在融合。”

如今的尖端芯片消耗大量电力，这带来了诸多问题。“噪声就像数字设计之上叠加了一层模拟层，” Synopsys 旗下Ansys的产品营销总监 Marc Swinnen 表示，“电源线本应完全稳定，但实际情况并非如此，这就是电源噪声。数字模块经常会产生强烈的脉冲信号，影响电源供应。对于模拟设计或数字设计中对电源更为敏感的区域，则需要更稳定的电源，因此它们通常使用独立的电源线。”

这会引发其他问题。“目前，在一个复杂的片上系统 (SoC) 中，会有二三十个电压域，但其中只有两三个是高电流域，”弗劳恩霍夫集成电路研究所(Fraunhofer IIS)自适应系统工程部门高效电子部门负责人 Andy Heinig 表示。“除了核心电压，可能还有一两个高电流的 I/O 电压。另外还有十几个电压域消耗微安级电流，它们仅用于标准化某些东西，例如锁相环 (PLL)。你必须将这些电压域上的噪声降至最低。但随着先进封装技术的出现，所有互连线之间的距离越来越近，串扰也随之增加。问题不在于噪声的绝对值，而在于所有供电网络（包括关键供电网络）上的噪声都增加了。随着互连线之间的距离越来越近，我们无法避免这种情况。总而言之，更多的噪声、更强的耦合，都可能带来新的问题。”

随着先进封装技术的出现，其中一些问题变得更加明显。“在模拟和混合信号设计中，例如DDR PHY或HBM内存接口，IR drop会造成特别严重的后果，”Synopsys旗下Ansys公司的首席产品经理Takeo Tomine表示。“例如，在DDR接口中，终端电路或驱动电路中的局部IR压降会降低信号摆幅，导致眼图闭合和比特错误。同样，在HBM设计中，多个高速I/O通道并行工作，即使是微小的电压下降也会扰乱时序裕量，导致数据损坏或同步失败。”

其他系统问题也在封装内部蔓延。“当一个系统包含多个元件时，例如带有PCB的机箱，如果一个芯片处于激活状态，然后另一个芯片也处于激活状态，如此循环往复，就会导致功率振荡累积，”Ansys公司的Swinnen说道。“配电网络中存在谐振频率，如果以合适的频率取电，就会产生这些累积的振荡。这些是低频振荡。单片器件不会出现这种情况。”

随着封装尺寸的增大，这些问题也变得更加棘手。“当涉及到与其他芯片之间长走线的中介层时，电感L就会成为一个非常棘手的问题，”西门子数字化工业软件产品管理高级总监Joe Davis表示。“谐振现象确实存在。在3D-IC中，你会遇到与传统封装相同的信号完整性问题。由于走线比导线短，影响相对较小。但如今，这些封装尺寸越来越大，当你查看代工厂的路线图以及他们计划将数百个芯片组装在一起的系统时，电感L和电容C的影响就会变得非常显著。”

受影响的不仅仅是数据中心的设计。“对于工作电压接近阈值电压的超低功耗芯片，例如专为可穿戴设备和物联网边缘设备设计的芯片，这个问题会被放大，”Ambiq公司的Wan表示。“这些SoC芯片为了提高能效而牺牲了电压裕度，这意味着它们本身就更容易受到电压下降、抖动和串扰的影响。”

多物理场

问题日益普遍。“从封装角度来看，诸如2.5D/3D集成、扇出和重分配线中介层等先进平台带来了新的挑战，”Rapidus Design Solutions封装技术现场首席技术官Rozalia Beica表示。“模拟模块容易受到电源完整性问题、热梯度和芯片间串扰的影响，所有这些都会降低性能。系统级封装（SiP）设计将射频、模拟和数字组件结合在一起，这进一步增加了验证的复杂性，需要进行多物理场仿真，以考虑电磁干扰、热行为和信号完整性。”

一些新的问题是电磁耦合问题。“数字系统存在一些有趣的噪声问题，”是德科技设计与验证业务部总经理Nilesh Kamdar表示，“与微波或射频系统相比，它们的噪声问题更容易解决。随着频率越来越高，一切都变成了噪声。所有因素都会对系统产生影响，要么是正面的，要么是负面的。但高频问题意味着，一个很小的封装部件，一个很小的连接部件，都可能成为天线。如果设计不当，它可能会泄漏信号，并影响相邻的芯片。”

这其实并不令人意外。Movellus的首席执行官 Mo Faisal 七年前就预言了这一点，他说：“你可以把一根导线放在芯片上——真的是放在芯片上面——然后用示波器测量，你会发现噪声的频率与芯片的开关频率一致。如果一根导线都能检测到这种噪声，那么 3D 芯片堆叠也肯定可以。这是一个系统层面的问题，你必须找到方法来分散噪声，避免所有设备都集中在同一个频率上。电磁辐射会从一个设备传播到另一个设备。这时，扩频等系统技术就派上了用场，它们可以分散噪声，避免噪声干扰。”

一些新的问题才刚刚开始被人们更好地理解。“你不能想当然地认为，基于过去的经验，5G、6G 这类复杂的芯片或封装系统就能正常工作，”是德科技的 Kamdar 表示。“现在我们正进入多物理场问题的领域。电磁效应是一个问题，漏电可能是另一个问题，热效应又是另一个问题。有趣的是，这三者之间会相互作用。在高温下，电磁特性会发生变化，或者更高的功率会产生热效应。所有这些因素都会对你造成不利影响。现在，你试图分析一个以前可以忽略的多物理场问题，因为系统之间距离足够远，相互作用并不强。现在，你必须认真对待这些问题。对我们来说，这是一个全新的世界，一切都与多物理场有关。随着我们采用更密集的技术（例如芯片组）和更高的频率（例如毫米波），我们必须以不同的方式来应对这些问题。”

一些新出现的问题正在影响着现有的系统。“随着客户不断提高频率，他们希望能够更准确地模拟时钟抖动和时钟不确定性，”Synopsys 高级产品经理 Manoz Palaparthi 表示。 “这些影响一直存在于设计中，客户通常会预留一些裕量来抵消这些影响。但现在，老化问题也变得尤为重要，人们需要了解初始时钟抖动和老化后的时钟抖动。两年后，我的时钟结构会如何变化？占空比是否会进一步失真，或者抖动是否会发生变化？”

分析

噪声正给验证工作带来越来越大的负担。“像HBM这样的电路将深度交织的模拟和数字域融合在一起，使得验证的范围更广，也更加关键，”Synopsys首席产品经理Karthik Koneru表示。“回归测试套件现在包含数千个测试，不仅要求功能正确性，还要求在工艺角、噪声条件和时序场景下保持高精度。挑战非常严峻。既需要模拟验证的精度，又不能牺牲数字规模回归所需的速度。”

这种影响也是实实在在的。“采用AMS技术的SoC芯片的首次成功率通常比纯数字芯片低10%到15%。”Rapidus公司的Beica表示，“这种差距通常是由于极端情况覆盖不足、建模不完善，或者集成问题（例如电源域冲突和衬底噪声）造成的。”

分析方法可以结合静态和动态IR压降仿真、电热PDN建模以及片上电压传感器，以捕捉不同频率范围内的瞬态压降和谐振特性。“噪声及其影响的抑制可以在芯片、封装或电路板层面进行，”西门子Hassan表示。“在芯片层面，可以采用更宽的电源轨、更多的过孔、去耦电容以及全局优化策略，例如电流感知布局规划和自适应电压调节。在封装或电路板层面，设计人员可以利用分层去耦（芯片、封装、PCB）、低电感电源/接地层、优化的PDN阻抗以及将高效VRM放置在负载附近。”

模型验证变得至关重要。“我看到很多人投入大量时间和精力进行模型验证，如果模型验证没有做好，那么整个基础就都错了，”西门子AMS产品管理和市场营销主管Sathish Balasubramanian表示。“在验证过程中，你可能会突然发现PLL的时钟抖动非常大，或者PLL根本无法提供你想要的时钟信号。这里面有很多细微差别。模型验证已经成为一个很大的痛点。”

或许最大的问题在于，许多噪声故障都属于“静默数据错误”的范畴，其根本原因无法确定，而且极难重现。“在低功耗设备中，这些故障可能不会表现为系统崩溃，”Wan说道，“相反，它们可能表现为可靠性漂移、传感器计数错误、蓝牙数据包丢失或过电流消耗导致电池寿命缩短。”

对团队的影响

这些不仅仅是技术问题，也带来了组织方面的挑战。“我们需要对可接受的噪声水平有新的认识，”弗劳恩霍夫研究所的Heinig说道。“随着芯片组和先进封装技术的出现，我们会遇到更多问题。在电源方面，我们需要进行更多仿真来避免IR压降，尤其是在不同的工作负载下。这是一个大问题，因为如果我们把所有东西都集成得更紧密，就会出现领域重叠的问题。工程师们会将所有东西划分到不同的领域。比如电源领域。电源领域有自己的模型，能够解决这些问题。现在我们把所有东西都集成在一起，交互也更多了。这意味着工程师们必须协同工作，但他们使用的语言却不一样。”

每个人都必须学习新技能。“作为一名数字集成电路设计师，我以前从未想过需要用到三维电磁求解器来弄清楚电路的运行原理，”Cadence公司的Park说道。“现在看来确实需要。我是一名封装设计师，以前也从未意识到需要进行正式的DRC（设计规则检查）。现在看来确实需要了。这是系统设计工具和专业知识与芯片设计工具和专业知识的融合。我们这里讨论的是数字电路，当然也包括模拟和射频电路。他们对电磁学非常熟悉。我们关注的重点在于如何整合这些流程，这样你就不必为了使用这些工具而费尽周折。”

可能的解决方案

噪声可以通过现有工具进行管理。“在前端，我们可以通过RTL设计选择间接影响噪声，例如活动平衡、时钟门控和电源域控制，” ChipAgents首席执行官William Wang表示。“但真正能够最大限度降低IR压降和电源完整性噪声的关键在于后端，电源网络设计、解耦策略和封装布局决定了实际的噪声行为。展望未来，人工智能代理可以通过自主分析EM/IR仿真、从过去的签核数据中学习，并提出布局或去耦电容放置方面的改进建议，从而在后端优化中发挥重要作用，以减少压降热点并优化芯片和封装级别的电源分配效率。”

随着问题日益严重，人们投入更多时间和精力寻求长期解决方案。其中一个正在考虑的领域是提高片上电压调节器的应用率。“集成电压调节器的瓶颈在于开发磁性元件，以便将这些磁性元件集成到封装内部，” Empower Semiconductor 的客户应用工程总监 Luca Vassalli 表示。“开关稳压器需要电感器才能高效运行，而这些电感器需要存储能量并尽可能高效，以避免消耗过多功率。为了缩小电感器的尺寸，必须提高转换器的开关频率，同时还要在尺寸缩小的情况下保持极高的效率。”

也有缺点。“这意味着需要占用更多面积，也就意味着成本增加，”Heinig说道。“而且目前还没有必要这样做，因为通过合理的封装设计，你们已经能够利用隔离和屏蔽措施，避免关键电源受到其他信号噪声的干扰。但是，使用内部稳压器或许可以避免复杂的仿真。即使电源上存在噪声信号，内部稳压也能确保例如锁相环（PLL）获得无噪声的单路电压。这或许是一种避免复杂仿真的技术方案，因为你们采用了不同的方法。传统的做法是避免电源噪声。现在我们有了一个可以滤除噪声的内部滤波器。但只有在真正需要的时候才应该采用新方法，因为在初期阶段，它会带来不确定性，而且可能会出现其他问题。”

遗憾的是，这主要归结于工程规范的加强。“没有任何设计能够完全消除噪声，但可以通过精心的架构和实现来减轻噪声，”Wan说道。“你的思维方式至关重要。将芯片、封装和系统视为一个集成的电源分配网络（PDN）设计挑战，有助于从一开始就构建噪声更低的芯片。异构集成、更高密度的封装和近阈值计算的趋势只会使噪声更加难以控制，也更加复杂。对于超低功耗系统而言，控制噪声意味着可以节省数周甚至数月的电池续航时间。”

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